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テーマ「FPGA」の記事を新着順に表示しています。(1ページ目)

【FPGA】第一段階完了 ようやくできた。発振器の周波数を変えると..あたりまえだけど、うれしい..。今年の4月から始めた、Basys3をViavadoのVerilogで動かすというプロジェクトの第一段階がようやく完了した。 ... » more
テーマ FPGA

【FPGA】何か出た.. ADCでキャプチャしたデータをPCに取り込んで、表示してみた。一応、表示はできたけど、波形がクリップされてるし、ノイズも多いな..。もう一息、いや二息ぐらいかな..。 ... » more
テーマ FPGA

【FPGA】UART ようやくできた.. UARTがようやくできた。PCからデータを送って、FPGA内でループバックしてPCに表示するという簡単なもの。回路で見ると結構大袈裟だけど、コードにするとせいぜい200行ぐらい。標準ロジックで配線したら気が遠くな ... » more
テーマ FPGA  コメント(1)

【FPGA】Vivadoバージョンアップ Vivadoが2017.2→2017.3にバージョンアップしたようなので、早速インストールした。Vivadoの場合、上書きにならないので、2017.2と2017.3が共存するようになる。新しいバージョンを立ち上げると ... » more
テーマ FPGA

【FPGA】波形のキャプチャ ADCを制御して波形をキャプチャすることがようやくできた。とはいっても、PCに取り込んだわけじゃなく、FPGAに組み込んだロジックアナライザでの波形で確認。しかも、”こうやったらできる”ということがつかめた訳じゃなく ... » more
テーマ FPGA

この連休で、例によってだらだらとVivadoを弄って、なんとなく感覚は掴めてきたけど、基本的なところが理解できていないせいか、頻繁に躓く。基本的にマニュアルは読まない主義だけど、埒が開きそうもないので諦めてマニュアルを読むことにした ... » more
テーマ FPGA

自前のプロジェクトでエラーメッセージがいろいろ出てくるので悩んでいる。確実に動くサンプルとして、教科書に載っているLチカのソースを入力してみた。やっぱりクリティカルワーニングが出てくるが動作させてみると、特に問題なく動作する ... » more
テーマ FPGA

致命的なタイミングのワーニングは、該当パスを制約ファイルで対象外にしたら無くなった。この対処方法が正解かどうか不明だけど、該当パスがIPコアなので回路的には対応のしようがない。で、ILA(Integrated Logic A ... » more
テーマ FPGA

Basys3をコンフィグして動かそうと思ったんだけど、ハードウェアマネージャからOpen Targetを実行しても、ハードウエアが見つからない。Basys3をPCに繋げると、PCから認識音が出るので認識はされているみたいだけど、念の ... » more
テーマ FPGA

【FPGA】シミュレーションできた.. 相変わらず、のろのろとFPGAの開発を行っている。UARTのシミュレーションは、時間がかかり過ぎると勝手に思っていたけど、実際やってみたら結構短時間で終わった。ISEの時は、かなり時間がかかっていたけど、Vivadoでは改善 ... » more
テーマ FPGA  コメント(2)

今日も朝からだらだらとFPGAで遊んでいる。UARTを実装してシミュレーションしようと思ったんだけど、内部の処理とUARTの処理の時間が違いすぎてどうにもシミュレーションできない。ADCのコントロールは、100MHzのクロッ ... » more
テーマ FPGA

三連休は、天気が悪そうなので、じっくりFPGA。FIFOは、reset時にfullが0になるように設定してやると、それなりの動作をするようになった。emptyは、読み出し動作が始まらないと0にならないようだ。新たに、データカウンタの ... » more
テーマ FPGA

【FPGA】FIFOの不可解な動作 最近は、全く製作意欲が湧かず、プロジェクトがほとんど凍結状態だけど、久しぶりにFPGAを弄ってみる気になった。だけど、たちまち壁にぶち当たった。書き込み16bit、読み出し8bitのFIFOのシミュレーションをやってみたんだ ... » more
テーマ FPGA  コメント(2)

【自作】二兎を追う.. 最近アナログばかりやっているけど、だいぶ行き詰ってきた。このままだと、Verilogの文法とか忘れそうなので、しばらく二兎を追うことにしたい。平日は、FPGA、休日はアナログ..という感じかな..。Vivadoの新しいバージ ... » more
テーマ 自作 FPGA

【FPGA】ロジアナは使えるようになったけど.. Nexys3で使っていたADCをBasys3に繋いで、出力をロジアナで観測してみた。符号付整数のアナログ表示ができるので非常に観易い。ずいぶん波形が歪んでいるなぁ。それでも、Vivadoに乗り換えた最大の目的だった、 ... » more
テーマ FPGA

【FPGA】ようやくシミュレーションまで完了 Verilogを使って外部のADCからのデータを取り込むプロジェクトを作成し、ようやくシミュレーションまで完了した。Verilogは、VHDLより使い易いかも..。ライブラリの指定をする必要がないとか、functionが使えるとか. ... » more
テーマ FPGA

【FPGA】Vivado 2017.1 Vivadoの新しいバージョンがリリースされた。全く使いこなせていないけど、とりあえずインストールしてみたい。さっきからインストール始めたんだけど、ダウンロードしてインストールするのに4時間かかると表示されている。 ... » more
テーマ FPGA

IDEからVivadoへの移行で、手こずっている。同じメーカーの開発ツールなので、関連性があると思っていたけど、全くの別物。一から悩み直し..。おまけに、IDEに比べると情報も少ないような気がするし、度々Altera ... » more
テーマ FPGA

【FPGA】ロジックアナライザを試してみる.. Vivadoに乗り換える際に、一番期待していた機能がロジックアナライザ。サンプルプログラムで試してみた。見た目は、シミュレーションとあまり変わらないが、FPGA内の実波形を見ているので有用性には雲泥の差がある。 ... » more
テーマ FPGA

Nexys3では、PCとの通信はAdeptという手段が用意されていた。Basys3では、USB-UART Bridgeでやるらしい。FDTIの仮想シリアルポートを使つ。以前FDTIのICを使ってDDSをコントロールしたことが ... » more
テーマ FPGA

やっちまったかも。Basys3のADCは、2chとも使えると思っていたけど、配線されているのは1chだけみたい。どうもおかしいと思って、回路図を確認してみたら、1chはGNDに落としてある。ADCの入力が4つあるので ... » more
テーマ FPGA

【FPGA】VivadoがノートPCにインストールできない (追記 問題解決) デスクトップPCには何の問題もなくインストールできたVivadoだけど、ノートPCにはインストールできない。ネットワークに繋がっていないということのようだけど、ブラウザでは普通にアクセスできる。ノートンが邪魔している ... » more
テーマ FPGA

出版社が提供しているファイルをダウンロードして、本に書いてある通りにやったので、動いて当たり前なんだけど、ボードが初期不良でないことやツールのインストールが正常だということの証明にはなる。Verilogも、思いのほか読める。簡単なプ ... » more
テーマ FPGA

【FPGA】『FPGAプログラミング大全 Xilinx編』購入 最近は、Kindle本ばかり購入しているので、紙の本は買っていない。たまに買うことがあっても、ネット通販で購入することが多い。今回は、中身を確認したいということもあって、仕事帰りに久々に本屋さんに寄ってみた。確認した ... » more
テーマ FPGA

【FPGA】Basys3 到着 Basys3が到着。裏面Nexys3と比べると、半分ぐらいの大きさ。ほぼNexys3と同じ機能が搭載されていると思ったけど、コネクタなんかはだいぶ少ない。入力用のDipスイッチは多くなったけど ... » more
テーマ FPGA

DigilentのサイトからBasys3のマニュアルやサンプルプログラムをダウンロードしたんだけど、サンプルは全てVerilogだった。FPGAを始めた時に、Verilogで始めたんだけど、参考にしたいサンプルがVHDLだったので途 ... » more
テーマ FPGA

いままで、XilinxのIEDを使って、Spartan6で遊んでいたけど、デバイスとしてだいぶ古くなってきた。ISEのサポートもだいぶ前に終了して、メンテが行われていない状態で放置されている。Xilinxは、既にサポート終了宣言をし ... » more
テーマ FPGA

会社にある在庫を一掃すべく大幅割引セールを始めます。高額在庫としては、1 XILINX SPARTAN6 EVALUATION KIT 591 USD 1pcs2 XILINX SPARTAN3 STARTER KIT 189 ... » more
テーマ PIC FPGA PC

【FPGA】久々のVHDL また少しFPGAが弄りたくなってきたので、VHDL再開。半年以上弄ってなかったので、思い出すまで結構時間がかかった。で、作成したのがスタート信号でカウントをスタートして、最大値になったら止まるというカウンタ。最初、順 ... » more
テーマ FPGA

【SDR】さすがディジタル USBオーディオでは、直交ミキサを使ってもサイドバンドが抑制できないことがわかった。で、以前作製したFPGAを使ったSDRでスペクトルを表示させてみた。さすがにディジタル、サイドバンドは全く出ていない。高速の ... » more
テーマ FPGA SDR

 

最終更新日: 2017/10/19 21:52

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